關(guān)于本科畢業(yè)設(shè)計開題報告范文(3)
關(guān)于本科畢業(yè)設(shè)計開題報告范文
未來應(yīng)該改進傳統(tǒng)插值算法的性能及運 算速度，設(shè)計新式的插值算法，比如目前有的采用濾波方式實現(xiàn)插值，能夠有效減少頻譜泄露對觀察波形的影響，同時將該算法設(shè)計在FPGA中，利用FPGA豐 富的邏輯資源、快速的運算速度和靈活的可重構(gòu)性，是數(shù)據(jù)處理的速度得到極大提高。
選題依據(jù)及意義
模數(shù)轉(zhuǎn)換器即A/D轉(zhuǎn)換器，或簡稱ADC，通常是指一個將模擬信號轉(zhuǎn)變?yōu)閿?shù)字信號的電子元件。通常的模數(shù)轉(zhuǎn)換器是將一個輸入電壓信號轉(zhuǎn)換為一個輸出的數(shù)字信號。
數(shù)字信號處理器(DSP)作為一種可編程專用芯片，是數(shù)字信號處理理論實用化過程的重要技術(shù)工具，在語音處理、圖像處理等技術(shù)領(lǐng)域得到了廣泛的應(yīng)用。
本畢業(yè)設(shè)計課題屬于軟硬件結(jié)合的內(nèi)容。系統(tǒng)通過ADC將經(jīng)過調(diào)理通道調(diào)理后的模擬信號轉(zhuǎn)換成數(shù)字信號，然后送至FPGA，并在其中實現(xiàn)硬件實時處理(如 抽點、峰值檢測、觸發(fā)與存儲控制等)，最后把采樣數(shù)據(jù)送至DSP中作進一步的數(shù)據(jù)處理(如軟件抽點、插值和數(shù)據(jù)顯示控制等)以完成數(shù)據(jù)采集功能。時基控制 是完成對采集后的數(shù)據(jù)進行相應(yīng)的處理，使得能夠滿足用戶設(shè)定的波形觀測要求。而插值就是在快時基檔位時，用于彌補低采樣率帶來的不足，使得能較為正確觀測 波形。
為此，對整個示波器的設(shè)計而言，時基控制與插值實現(xiàn)擁有舉足輕重的地位，它對硬件的處理進行相應(yīng)的控制，使硬件部分得以順利運行，然后送入軟件進行插值等后續(xù)工作。
課題研究內(nèi)容
具體而言，包括以下內(nèi)容：
(1)熟悉ADC、FPGA、DSP的數(shù)據(jù)采集平臺。
(2)熟悉數(shù)字示波器的時基控制和插值基本原理，并在平臺上實現(xiàn)。
(3)應(yīng)用VerilogHDL編寫FPGA相應(yīng)硬件代碼并用C編寫DSP相應(yīng)代碼。
(4)完成相應(yīng)軟硬件代碼的設(shè)計、仿真和調(diào)試。
擬解決的關(guān)鍵問題和最終目標，以及擬采取的主要理論、技術(shù)路線和實施方案等
示波器硬件系統(tǒng)主要由ADC、FPGA和DSP以及它們周邊的一系列器件構(gòu)成。FPGA是數(shù)據(jù)采集系統(tǒng)的核心，它的可編程功能和靈活性使其能夠滿足系統(tǒng) 具體功能設(shè)計。在DSP的控制下，F(xiàn)PGA實現(xiàn)了采集，觸發(fā)，接口等功能。而DSP強大的數(shù)據(jù)理功能決定了其數(shù)據(jù)處理系統(tǒng)核心的地位。
DSP通過對FPGA的控制來采集數(shù)據(jù)并從FPGA獲得數(shù)據(jù)的過程稱為數(shù)據(jù)采集，但采集來的數(shù)據(jù)并不能直接送去顯示，而將采得的數(shù)據(jù)轉(zhuǎn)化為可以被用戶接收的數(shù)據(jù)的過程稱為數(shù)據(jù)處理。
示波器的時基范圍為5ns/Div至50s/Div，按1，2，5的步進遞增。Div為屏幕上的一格，包含了25個像素，也就是25個數(shù)據(jù)才能夠顯示一格的波形。這樣，根據(jù)時基檔位，我們可以得出各時基下的相對采樣率，
內(nèi)插算法有線性插值、正弦插值、立方插值等。在DSO示波器中普遍采用的有線性插值和正弦插值。
線性插值：插值時在相鄰兩個采樣點之間用直線連接，這種方法就是線性插值。只要各采樣點之間距離得很近，用這種方法就能獲得足夠好的重建波形。線性插值 就是按照等差數(shù)列的方式，在兩個采樣點之間進行等距離插值。兩個采樣點 m0，m1 之間插入 k 個點的數(shù)學(xué)模型如下：
y1=m0+1/(k+1)*(m1-m0) yk=m0+k/(k+1)*(m1-m0)
由此可得到第 i 個點的線性插值公式：
yi=m0+i/(k+1)*(m1-m0) (i的取值范圍1~k)
正弦插值：如果對原信號采樣時滿足奈奎斯特抽樣定理，即抽樣頻率 f(或 Ωs)大于等于兩倍信號譜的最高頻率 f(或 Ω)，則可由抽樣信號不失真的重建原信號 x(t)。
使用正弦插值時，即使是在每兩個采樣點之間插入25 個點的情況下，我們采用4 個采樣點進行計算也能得到比效理想的波形恢復(fù)效果。因而出于運算速度，代碼長度和波形恢復(fù)效果上的綜合考慮，在設(shè)計中，我們使用正弦插值運算時都是采用4 個采樣點進行運算。最終實現(xiàn)時采用的正弦插值公式如式
設(shè)計DSP采用的軟件開發(fā)平臺為Visual DSP++，能夠支持ADI公司生產(chǎn)的SHARC、TigerSHARC和Blackfin系列處理器，編程語言有匯編語言，C/C++，并有優(yōu)化編譯功能。除了匯編器和鏈接器，其還帶有調(diào)試環(huán)境IDDE。
除了常規(guī)的調(diào)試手段，Visual DSP++還能調(diào)出存儲區(qū)的圖像，這對于圖像顯示的調(diào)試大有幫助。此外，Visual DSP++也能調(diào)出數(shù)據(jù)區(qū)的數(shù)據(jù)并自動生成波形，調(diào)試時就能更直觀地觀察數(shù)據(jù)區(qū)的變化。
Visual DSP++還有source control功能，也就是源程序管理功能，可以實現(xiàn)多機協(xié)同工作。其方法是以一臺計算機為服務(wù)器，將所有源代碼存于服務(wù)器上，其他計算機通過 source control功能與服務(wù)器連接，其他機器對源代碼的修改都可以保存于服務(wù)器上，這樣就可以實現(xiàn)多人協(xié)同開發(fā)一個工程，加快軟件開發(fā)進度。
論文特色或創(chuàng)新點
本課題是軟硬件結(jié)合的設(shè)計，對采集后的數(shù)據(jù)進行相應(yīng)的實時處理控制，且在DSP中作進一步插值等處理，使得整個示波器系統(tǒng)能夠順暢地運行。通過這個畢業(yè) 設(shè)計，能夠基本了解示波器的基本原理，對示波器有個基本的認識，對模塊化設(shè)計有了基本了解，為以后的學(xué)習(xí)生活打下基礎(chǔ)。
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