eda課程設(shè)計(jì)實(shí)習(xí)心得體會(huì)報(bào)告
隨著EDA技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計(jì)的效率和可操作性，減輕了設(shè)計(jì)者的勞動(dòng)強(qiáng)度，提供課程設(shè)計(jì)指導(dǎo)實(shí)習(xí)。下面是學(xué)習(xí)啦小編為大家收集整理的eda課程設(shè)計(jì)實(shí)習(xí)心得體會(huì)報(bào)告，歡迎大家閱讀。
eda課程設(shè)計(jì)實(shí)習(xí)心得體會(huì)報(bào)告篇1
EDA課程設(shè)計(jì)心得體會(huì)，這次EDA課程設(shè)計(jì)歷時(shí)兩個(gè)星期，通過這次設(shè)計(jì)，通過這次課程設(shè)計(jì)使我懂得了理論與實(shí)際相結(jié)合是很重要的，在設(shè)計(jì)的過程中遇到問題，同時(shí)在設(shè)計(jì)的過程中發(fā)現(xiàn)了自己的不足之處，這次設(shè)計(jì)的數(shù)字秒表還是比較成功的，在設(shè)計(jì)中遇到了很多問題，PLC實(shí)訓(xùn)心得，在學(xué)完P(guān)LC理論課程后我們做了課程設(shè)計(jì)，此次設(shè)計(jì)以分組的方式進(jìn)行，沒有過實(shí)際開發(fā)設(shè)計(jì)的經(jīng)驗(yàn)，我們基本學(xué)會(huì)了PLC設(shè)計(jì)的步聚和基本方法。
這次EDA課程設(shè)計(jì)歷時(shí)兩個(gè)星期，在整整兩個(gè)星期的日子里，可以說是苦多于甜，但是可以學(xué)的到很多很多的東西，同時(shí)不僅可以鞏固以前所學(xué)過的知識(shí)，而且學(xué)到了很多在書本上所沒有學(xué)到過的知識(shí)。通過這次設(shè)計(jì)，進(jìn)一步加深了對(duì)EDA的了解，讓我對(duì)它有了更加濃厚的興趣。特別是當(dāng)每一個(gè)子模塊編寫調(diào)試成功時(shí)，心里特別的開心。但是在編寫頂層文件的程序時(shí)，遇到了不少問題，特別是各元件之間的連接，以及信號(hào)的定義，總是有錯(cuò)誤，在細(xì)心的檢查下，終于找出了錯(cuò)誤和警告，排除困難后，程序編譯就通過了，心里終于舒了一口氣。在波形仿真時(shí)，也遇到了一點(diǎn)困難,想要的結(jié)果不能在波形上得到正確的顯示:在設(shè)定輸入的時(shí)鐘信號(hào)后，數(shù)字秒表開始計(jì)數(shù)，但是始終看不到秒和小時(shí)的循環(huán)計(jì)數(shù)。后來，在數(shù)十次的調(diào)試之后，才發(fā)現(xiàn)是因?yàn)檩斎氲臅r(shí)鐘信號(hào)對(duì)于器件的延遲時(shí)間來說太短了。經(jīng)過屢次調(diào)試，終于找到了比較合適的輸入數(shù)值：時(shí)鐘周期設(shè)置在15秒左右比較合適。另外，Endtime的值需要設(shè)置的長(zhǎng)一點(diǎn)：500us左右，這樣就可以觀察到完整的仿真結(jié)果。
其次，在連接各個(gè)模塊的時(shí)候一定要注意各個(gè)輸入、輸出引腳的線寬，因?yàn)槊總€(gè)線寬是不一樣的，只要讓各個(gè)線寬互相匹配，才能得出正確的結(jié)果，否則，出現(xiàn)任何一點(diǎn)小的誤差就會(huì)導(dǎo)致整個(gè)文件系統(tǒng)的編譯出現(xiàn)錯(cuò)誤提示，在器件的選擇上也有一定的技巧，只有選擇了合適當(dāng)前電路所適合的器件，編譯才能得到完滿成功。
通過這次課程設(shè)計(jì)使我懂得了理論與實(shí)際相結(jié)合是很重要的，只有理論知識(shí)是遠(yuǎn)遠(yuǎn)不夠的，只有把所學(xué)的理論知識(shí)與實(shí)踐相結(jié)合起來，從理論中得出結(jié)論，才能真正為社會(huì)服務(wù)，從而提高自己的實(shí)際動(dòng)手能力和獨(dú)立思考的能力。在設(shè)計(jì)的過程中遇到問題，可以說得是困難重重，這畢竟第一次做的，難免會(huì)遇到過各種各樣的問題，同時(shí)在設(shè)計(jì)的過程中發(fā)現(xiàn)了自己的不足之處，對(duì)以前所學(xué)過的知識(shí)理解得不夠深刻，掌握得不夠牢固。
在設(shè)計(jì)過程中，總是遇到這樣或那樣的問題。有時(shí)發(fā)現(xiàn)一個(gè)問題的時(shí)候，需要做大量的工作，花大量的時(shí)間才能解決。自然而然，我的耐心便在其中建立起來了。為以后的工作積累了經(jīng)驗(yàn)，增強(qiáng)了信心。
eda課程設(shè)計(jì)實(shí)習(xí)心得體會(huì)報(bào)告篇2
本學(xué)期末我們進(jìn)行了EDA實(shí)訓(xùn)，我們組做的是四路智能搶答器，不過本次實(shí)訓(xùn)與以往最大的不同是在熟練并掌握Verilog硬件描述語(yǔ)言的基礎(chǔ)上，運(yùn)用Quartus軟件,對(duì)其進(jìn)行波形以及功能的仿真。我們組搶答器的設(shè)計(jì)要求是：可容納四組參賽者，每組設(shè)置一個(gè)搶答按鈕供搶答者使用，電路具有第一搶答信號(hào)的鑒別和鎖存功能，系統(tǒng)具有計(jì)分、倒計(jì)時(shí)和倒計(jì)時(shí)鎖存等電路，輸入信號(hào)有：各組的搶答按鈕A、B、C、D，系統(tǒng)清零信號(hào)CLR，系統(tǒng)時(shí)鐘信號(hào)CLK，計(jì)分復(fù)位端RST，加分按鈕端ADD，計(jì)時(shí)預(yù)置控制端LDN，計(jì)時(shí)使能端EN，計(jì)時(shí)預(yù)置數(shù)據(jù)調(diào)整按鈕可以用如TA、TB表示;系統(tǒng)的輸出信號(hào)有：四個(gè)組搶答成功與否的指示燈控制信號(hào)輸出口可用如LEDA、LEDB、LEDC、LEDD表示，四個(gè)組搶答時(shí)的計(jì)時(shí)數(shù)碼顯示控制信號(hào)若干，搶答成功組別顯示的控制信號(hào)若干，各組計(jì)分動(dòng)態(tài)顯示的控制信號(hào)若干。整個(gè)系統(tǒng)至少有三個(gè)主要模塊：搶答鑒別模塊、搶答計(jì)時(shí)模塊、搶答計(jì)分模塊。
實(shí)訓(xùn)的第一天我們組三個(gè)人就開始對(duì)搶答器的各部分源程序進(jìn)行調(diào)試，由于剛開始對(duì)于quartus2軟件用的不是很熟練，所以在第一天幾乎上沒有啥大的進(jìn)展，一直都在改程序中的錯(cuò)誤。在不停的重復(fù)的編譯、改錯(cuò)。拿著EDA修改稿、資料書檢查出錯(cuò)的地方，一邊又一遍的校對(duì)分析其中的錯(cuò)誤。
在實(shí)訓(xùn)中我們遇到了很多的問題。為了解決這些問題我和他們兩個(gè)都在的想辦法通過各種渠道尋找解決問題的方法。上網(wǎng)查資料、問同學(xué)、圖書館查資料、問老師、自己想辦法，其實(shí)最有效的方法還是自己去想那樣學(xué)到的東西才會(huì)更加的深刻記得時(shí)間也是最長(zhǎng)的，他人的幫助當(dāng)然是很好的，但只是暫時(shí)的要想真正的學(xué)到東西還是要靠自己去想辦法。不能一有問題就希望要他人幫忙，一定自己先好好想想實(shí)在解決不了的再去問老師找同學(xué)。
由于在一開始的時(shí)候?qū)uartus2軟件的不熟悉耽誤了很多的時(shí)間，在接下來的幾天里遇到了不少的問題。剛開始的時(shí)候是源程序中的錯(cuò)誤一直在那改，好不容易幾個(gè)模塊中的錯(cuò)誤都一個(gè)個(gè)排除了，但當(dāng)把他們放到一起時(shí)問題就又出現(xiàn)了。于是又開始了檢查修改，可是弄了好長(zhǎng)時(shí)間也沒有弄明白，最后找了一個(gè)在實(shí)驗(yàn)室的同學(xué)說是頂層文件有問題。于是晚上又找了些關(guān)于頂層文件資料還有課本上的例子。最后對(duì)步驟已經(jīng)有了很熟練的掌握，很快就完成了程序編譯、仿真、下載到最后的調(diào)試。
“紙上談來終覺淺，絕知此事要躬行。”在這短暫的兩周實(shí)訓(xùn)中深深的感覺到了自己要學(xué)的東西實(shí)在是太多了，自己知道的是多么的有限，由于自身專業(yè)知識(shí)的欠缺導(dǎo)致了這次實(shí)訓(xùn)不是進(jìn)行的很順利，通過這次實(shí)訓(xùn)暴露了我們自身的諸多的不足之處，我們會(huì)引以為鑒，在以后的生活中更應(yīng)該努力的學(xué)習(xí)。
雖然實(shí)訓(xùn)僅僅進(jìn)行了兩個(gè)星期就匆匆的結(jié)束了，但在這兩個(gè)星期中收獲還是很多的。實(shí)訓(xùn)的目的是要把學(xué)過的東西拿出來用這一個(gè)星期的實(shí)訓(xùn)中不僅用了而且對(duì)于quartus2軟件的使用也更加的得心應(yīng)手，這次實(shí)訓(xùn)提高了我們的動(dòng)手能力、理論聯(lián)系實(shí)際的能力、發(fā)現(xiàn)問題分析問題解決問題的能力。實(shí)訓(xùn)只要你認(rèn)真做了都是對(duì)自己能力一次很大的提高。
本次設(shè)計(jì)過程中得到我們老師的悉心指導(dǎo)。甕老師多次詢問設(shè)計(jì)進(jìn)程，并為我們指點(diǎn)迷津，幫助我們理順設(shè)計(jì)思路，精心點(diǎn)撥，時(shí)刻在幫助著我們?nèi)ヌ岣咦约?。甕老師一絲不茍的作風(fēng)，嚴(yán)謹(jǐn)求實(shí)的態(tài)度，踏踏實(shí)實(shí)的精神，不僅是我學(xué)習(xí)的楷模，并將積極影響我今后的學(xué)習(xí)和工作。在此誠(chéng)摯地向甕老師致謝。
eda課程設(shè)計(jì)實(shí)習(xí)心得體會(huì)報(bào)告篇3
短暫的一周實(shí)訓(xùn)已經(jīng)過去了，對(duì)于我來說這一周的實(shí)訓(xùn)賦予了我太多實(shí)用的東西了，不僅讓我更深層次的對(duì)課本的理論知識(shí)深入了理解，而且還讓我對(duì)分析事物的邏輯思維能力得到了鍛煉，提高了實(shí)際動(dòng)手能力，下面談一下就這一周實(shí)訓(xùn)中我自己的一些心得體會(huì)。 一周的實(shí)訓(xùn)已經(jīng)過去了，我們?cè)诶蠋熖峁┑膶?shí)踐平臺(tái)上通過自己的實(shí)踐學(xué)到了很多課本上學(xué)不到的寶貴東西，熟悉了對(duì)Quartus Ⅱ軟件的一般項(xiàng)目的操作和學(xué)到了處理簡(jiǎn)單問題的基本方法，更重要的是掌握了VHDL語(yǔ)言的基本設(shè)計(jì)思路和方法，我想這些會(huì)對(duì)我今后的學(xué)習(xí)起到很大的助推作用。此外，還要在今后的課本理論知識(shí)學(xué)習(xí)過程中要一步一個(gè)腳印的扎實(shí)學(xué)習(xí)，靈活的掌握和運(yùn)用專業(yè)理論知識(shí)這樣才能在以后出去工作的實(shí)踐過程中有所成果。
最后還要感謝學(xué)校為我們提供這樣專業(yè)的實(shí)踐平臺(tái)還有甕老師在一周實(shí)訓(xùn)以來的不斷指導(dǎo)和同學(xué)的熱情幫助?？偟膩碚f，這次實(shí)訓(xùn)我收獲很大。
同時(shí)，感謝大專兩年來所有的老師，是你們?yōu)槲医饣笫軜I(yè)，不僅教授我專業(yè)知識(shí)，更教會(huì)我做人的道理。
這次EDA實(shí)訓(xùn)讓我感覺收獲頗多，在這一周的實(shí)訓(xùn)中我們不僅鞏固了以前學(xué)過的知識(shí)，而且還學(xué)到了怎樣運(yùn)用EDA設(shè)計(jì)三種波形的整個(gè)過程和思路，更加強(qiáng)了我們動(dòng)手能力，同時(shí)也提高了我們的思考能力的鍛煉，我們?cè)趯懗绦虻耐瑫r(shí)還要學(xué)會(huì)要改程序，根據(jù)錯(cuò)誤的地方去修改程序。
本文基于Verilog HDL的乒乓球游戲機(jī)設(shè)計(jì)，利用Verilog HDL語(yǔ)言編寫程序?qū)崿F(xiàn)其波形數(shù)據(jù)功能在分析了CPLD技術(shù)的基礎(chǔ)上，利用CPLD開發(fā)工具對(duì)電路進(jìn)行了設(shè)計(jì)和仿真，從分離器件到系統(tǒng)的分布，每一步都經(jīng)過嚴(yán)格的波形仿真，以確保功能正常。
從整體上看來，實(shí)訓(xùn)課題的內(nèi)容實(shí)現(xiàn)的功能都能實(shí)現(xiàn)，但也存在著不足和需要進(jìn)一步改進(jìn)的地方，為我今后的學(xué)習(xí)和工作奠下了堅(jiān)實(shí)的基礎(chǔ)。通過此次的實(shí)訓(xùn)課題，掌握了制作乒乓球游戲機(jī)技術(shù)的原理及設(shè)計(jì)要領(lǐng)，學(xué)習(xí)并掌握了可編程邏輯電路的設(shè)計(jì)，掌握了軟件、CPLD元件的應(yīng)用，受益匪淺， 非常感謝甕老師這一學(xué)期來的指導(dǎo)與教誨，感謝老師在學(xué)習(xí)上給予的指導(dǎo)，老師平常的工作也很忙，但是在我們學(xué)習(xí)的過程中，重來沒有耽擱過，我們遇到問題問他，他重來都是很有耐心，不管問的學(xué)生有多少，他都細(xì)心的為每個(gè)學(xué)生講解，學(xué)生們遇到的不能解決的，他都配合同學(xué)極力解決。最后祝愿甕老師身體健康，全家幸福。
通過這次課程設(shè)計(jì)，我進(jìn)一步熟悉了Verilog HDL語(yǔ)言的結(jié)構(gòu)，語(yǔ)言規(guī)則和語(yǔ)言類型。對(duì)編程軟件的界面及操作有了更好的熟悉。在編程過程中，我們雖然碰到了很多困難和問題,到最后還是靠自己的努力與堅(jiān)持獨(dú)立的完成了任務(wù)。當(dāng)遇到了自己無法解決的困難與問題的時(shí)候，要有耐心，要學(xué)會(huì)一步步的去找問題的根源，才能解決問題，還請(qǐng)教老師給予指導(dǎo)和幫助。這次實(shí)訓(xùn)給我最深的印象就是擴(kuò)大自己的知識(shí)面，知道要培養(yǎng)哪些技能對(duì)我們的專業(yè)很重要。通過這次課程設(shè)計(jì)，培養(yǎng)了我們共同合作的能力。但是此次設(shè)計(jì)中參考了其他程序段實(shí)際思想，顯示出我們?cè)诔绦蛟O(shè)計(jì)方面還有不足之處。
在此次實(shí)訓(xùn)的過程中，我了解到了要加強(qiáng)培養(yǎng)動(dòng)手能力，要明白理論與實(shí)踐結(jié)合的重要性，只有理論知識(shí)也是不夠的，只有把理論知識(shí)和實(shí)踐相結(jié)合，才能真正提高我們的實(shí)際動(dòng)手能力與獨(dú)立思考的能力 。感謝學(xué)院給我們提供這次實(shí)訓(xùn)的機(jī)會(huì)，感謝甕老師對(duì)我們的指導(dǎo)，他是為了教會(huì)我們?nèi)绾芜\(yùn)用所學(xué)的知識(shí)去解決實(shí)際的問題，此外，還得出一個(gè)結(jié)論：知識(shí)必須通過應(yīng)用才能實(shí)現(xiàn)其價(jià)值!有些東西以為學(xué)會(huì)了，但真正到用的時(shí)候才發(fā)現(xiàn)是兩回事，所以我認(rèn)為只有到真正會(huì)用的時(shí)候才是真的學(xué)會(huì)了。
本次設(shè)計(jì)過程中得到我們老師的悉心指導(dǎo)。甕老師多次詢問設(shè)計(jì)進(jìn)程，并為我們指點(diǎn)迷津，幫助我們理順設(shè)計(jì)思路，精心點(diǎn)撥。甕老師一絲不茍的作風(fēng)，嚴(yán)謹(jǐn)求實(shí)的態(tài)度，踏踏實(shí)實(shí)的精神，不僅授我以文，并將積極影響我今后的學(xué)習(xí)和工作。
猜你喜歡：
1.eda課程設(shè)計(jì)實(shí)習(xí)心得體會(huì)報(bào)告
2.課程設(shè)計(jì)實(shí)習(xí)心得體會(huì)總結(jié)
3.數(shù)據(jù)課程設(shè)計(jì)心得體會(huì)